| Test time reduction for scan-designed circuits by sliding compatibility | |
|---|---|
| 學年 | 83 |
| 學期 | 1 |
| 發表日期 | 1994-11-16 |
| 作品名稱 | Test time reduction for scan-designed circuits by sliding compatibility |
| 作品名稱（其他語言） | |
| 著者 | 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang |
| 作品所屬單位 | 淡江大學資訊管理學系 |
| 出版者 | IEEE學會期刊--計算機與數位技術 |
| 會議名稱 | the third Asian test symposium |
| 會議地點 | Nara, Japan |
| 摘要 | |
| 關鍵字 | |
| 語言 | en |
| 收錄於 | |
| 會議性質 | 國際 |
| 校內研討會地點 | 無 |
| 研討會時間 | 19941116~19941116 |
| 通訊作者 | |
| 國別 | JPN |
| 公開徵稿 | |
| 出版型式 | |
| 出處 | Proceedings of the third Asian test symposium, pp.330-335 |
| 相關連結 |
機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/23167 ) |
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