A test clock reduction method for scan-designed circuits
學年 83
學期 1
發表日期 1994-10-02
作品名稱 A test clock reduction method for scan-designed circuits
作品名稱（其他語言）
著者 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang
作品所屬單位 淡江大學資訊管理學系
出版者 IEEE
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會議性質
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研討會時間
通訊作者
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公開徵稿
出版型式
出處 Proceedings of 1994 international test conference, pp.331-339
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