| Test time reduction for scan-designed circuits by sliding compatibility | |
|---|---|
| 學年 | 83 |
| 學期 | 1 |
| 出版（發表）日期 | 1995-01-01 |
| 作品名稱 | Test time reduction for scan-designed circuits by sliding compatibility |
| 作品名稱（其他語言） | |
| 著者 | 張昭憲; Chang, Jau-shien; Lin, Chen-shang |
| 單位 | 淡江大學資訊管理學系 |
| 出版者 | Institution of Engineering and Technology (IET) |
| 著錄名稱、卷期、頁數 | IEE proceedings. Computers and Digital Techniques 142(1), pp.41-48 |
| 摘要 | |
| 關鍵字 | |
| 語言 | en |
| ISSN | 1350-2387 |
| 期刊性質 | 國外 |
| 收錄於 | |
| 產學合作 | |
| 通訊作者 | |
| 審稿制度 | 否 |
| 國別 | GBR |
| 公開徵稿 | |
| 出版型式 | ,電子版 |
| 相關連結 |
機構典藏連結 ( http://tkuir.lib.tku.edu.tw:8080/dspace/handle/987654321/21136 ) |
| SDGS | 產業創新與基礎設施 |
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